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rggen 0.26.2

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate soruce code related to configuration and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, Wiki documents, from human readable register map specifications.

Gemfile:
=

installation:
=

Versions:

  1. 0.35.2 July 21, 2025 (16 ko)
  2. 0.35.1 June 01, 2025 (16 ko)
  3. 0.35.0 February 19, 2025 (16 ko)
  4. 0.34.0 January 23, 2025 (16 ko)
  5. 0.33.4 November 28, 2024 (16 ko)
  6. 0.26.2 June 13, 2022 (15,5 ko)
Voir toutes les versions (74)

Dépendances de Runtime (5):

rggen-core ~> 0.26.0
rggen-default-register-map ~> 0.26.0
rggen-markdown ~> 0.22.0
rggen-spreadsheet-loader ~> 0.21.0
rggen-systemverilog ~> 0.26.1

Dépendances de Development (1):

bundler >= 0
Show all transitive dependencies

Propriétaires:

Pushed by:

Auteurs:

  • Taichi Ishitani

Total de contrôle SHA 256:

=
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Version publiée:

License:

MIT

Version de Ruby requise: >= 2.6

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Version published with MFA: true

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